Core Ultra 400K, Intel prévoit un énorme cache pour rivaliser avec le 3D V-Cache d’AMD

À la fin du mois dernier, GinjFo avait évoqué une première liste de processeurs de bureau Intel Nova Lake-S. Elle confirme un précédent rapport évoquant qu’Intel prépare des CPU haut de gamme pensés pour rivaliser avec les processeurs AMD dotés de la technologie 3D V-Cache. Les dernières informations vont dans ce sens et apportent de nouveaux détails.

Selon plusieurs sources concordantes, seules les variantes Nova Lake-S débloquées, les Core Ultra 400K bénéficieraient de ce cache particulier connu sous le nom Big Last Level Cache, ou bLLC. Dans les configurations les plus puissantes, il atteindrait les 288 Mo, grâce à une conception reposant sur deux tuiles de calcul.

Une hiérarchie de cœurs ajustée sur les modèles haut de gamme

Si les premières rumeurs évoquaient un modèle doté de deux tuiles comprenant chacune huit P-Cores et 12 E-Cores, auxquels s’ajouteraient quatre cœurs basse consommation de type LPE, de nouvelles informations partagées par Haze2K1, viennent revoir cette configuration.

Dans cette révision, cette puce Nova Lake-S K profiterait de seulement sept P-Cores par tuile, ce qui ramènerait le total de coeurs à 42 cœurs, en combinant Les P-Cores, E-Core et LPE-Core. Cette révision suggère qu’Intel réserve une configuration très musclée à son prochain modèle phare. Il sevrait étre le seul à disposer de deux tuiles complètes intégrant chacune 8 P-Cores et 16 E-Cores. Ce design culminerait ainsi à 52 cœurs au total, dont quatre cœurs LPE, tout en profitant de 288 Mo de cache bLLC.

Les références inférieures conserveraient une approche similaire, avec des versions à une seule tuile de calcul offrant 144 Mo de cache, associées à des configurations en 8 + 16 ou 8 + 12 cœurs, toujours complétées par 4 cœurs basse consommation. Cette segmentation laisserait clairement apparaître une montée en gamme très marquée, tant en nombre de cœurs qu’en capacité de cache, avec un accent particulier mis sur les performances en jeu et les charges sensibles à la latence mémoire.