AMD a publié un document technique intitulé « AMD Family 1Ah Model 50h-57h Processor Performance Monitoring Counter ». Il dévoile de précieuses informations sur Zen 6, sa future architecture CPU, notamment celle qui équipera les processeurs serveurs EPYC « Venice ».
Zen 6 ne se dessine pas comme une évolution de Zen 5. AMD parle d’un design repensé, avec une philosophie différente. Il s’agit d’une base architecturale, pensée dès l’origine pour répondre aux besoins extrêmes des centres de données d’aujourd’hui.
Très haut débit et le massivement parallèle
AMD évoque depuis plusieurs mois une architecture capable de monter jusqu’à 256 cœurs, gravée avec un procédé 2 nm signé TSMC. Le document confirme cette orientation et apporte des détails techniques.
Zen 6 va introduire une architecture à haut débit, reposant sur un moteur d’ordonnancement d’instructions à huit canaux. Cette approche vise à maximiser le nombre d’instructions traitées simultanément, tout en conservant le multithreading simultané (SMT), un pilier historique des processeurs AMD.
Le cœur Zen 6 intègreront également de nouveaux compteurs de performance, capables de mesurer des phénomènes jusqu’ici peu visibles, comme les fenêtres de planification inactives ou les blocages internes dans la chaîne d’exécution. Ces outils témoignent d’un souci de contrôle extrêmement fin des performances.
SMT et arbitrage dynamique
Dans Zen 6, deux threads matériels se partagent dynamiquement un même pool de ressources de planification. AMD assume un choix architectural clair, celui de privilégier un mécanisme d’arbitrage large dplutôt qu’une course absolue aux performances monothread.
À fréquence égale, Zen 6 pourrait afficher des performances par cœur inférieures à celles de certaines architectures concurrentes, comme celles d’Apple. En revanche, dans les charges massivement parallèles, ce type de conception permet d’atteindre normalement des niveaux de performance globale élevés, parfaitement adaptés aux workloads serveurs et cloud.
Zen 6 va continuer de prendre en charge les instructions AVX-512 sur 512 bits, avec une compatibilité complète des formats FP64, FP32, FP16 et BF16. Les opérations FMA, MAC, ainsi que les instructions hybrides vectorielles et entières comme VNNI, AES ou SHA seront aussi de la partie.
AMD évoque un débit soutenu sur les opérations 512 bits, au point que les méthodes traditionnelles de mesure de performance ne suffiront plus. Cela expliquerait du coup l’introduction de nouveaux compteurs combinés et d’interfaces de surveillance inédites, capables de suivre avec précision des volumes d’opérations vectorielles denses.
Si tout ceci est prometteur sur le segment professionnel, une inconnue demeure, quel sera l’impact de ces choix sur les futures déclinaisons grand public ? Si Zen 6 promet une révolution côté serveurs, ses bénéfices concrets pour les processeurs destinés aux PC de bureau et aux ordinateurs portables devront encore être confirmés.
